Comprendre les internes de la DRAM : Comment les canaux, les banques et les modèles d'accès à la DRAM influent sur les performances

La performance logiciel repose sur un accès mémoire efficace, surpassant l'importance de la vitesse brute du processeur. L'architecture DRAM a un impact significatif sur la vitesse d'accès, avec un accès séquentiel prouvant être plus rapide que l'accès aléatoire. Deux facteurs clés déterminent la performance mémoire : le temps d'accès par récupération et le nombre d'accès. Cette analyse se concentre sur la latence d'accès DRAM et son fonctionnement interne. Le DRAM comprend des canaux, des rangs, des banques, des lignes, des colonnes et un tampon de ligne ; chaque élément joue un rôle crucial dans la récupération de données. Le temps d'accès varie en fonction des réussites, des échecs ou des conflits du tampon de ligne, entraînant des différences de latence. Un bus de données partagé crée un goulot d'étranglement, en particulier pendant l'accès aléatoire en rafale, où les retards de contention sont amplifiés. La sérialisation d'accès bancaire contribue également à un accès aléatoire plus lent en raison des retards de commutation de ligne. L'accès séquentiel bénéficie de la mise en cache et de la prélecture, minimisant les accès DRAM et la latence. Inversement, l'accès aléatoire souffre d'une latence accrue en raison de modèles d'accès imprévisibles et de l'incapacité à exploiter efficacement les optimisations matérielles. En fin de compte, bien que l'accès aléatoire puisse être plus lent, des structures de données efficaces atténuer son impact sur la performance globale.